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High Hardware Utilization and Low Memory Block Requirement Decoding of QC-LDPC Codes

Zhao Zhao、Ling、Liu .、Rongke、Hou、Yi Yi、Zhang、Xiaolin

2012Acta Scientiarum Naturalium Universitatis SunyatseniComputer Science被引 1

摘要

这份报纸论述一简单为一般伪周期的低密度的同等值检查(QC-LDPC ) 的还有效的译码编码效率(色彩) ，它不仅完成高硬件用途，而且没有任何性能降级，引起大存储器块减小。主要想法是把检查矩阵切成几排块，然后由块堵住执行顺序传递计算的改进消息。当译码的算法改善，在二阶段的计算之间的顺序的领带被打破，以便二阶段的计算能被重叠它高引进色彩。二重叠计划也被介绍其各个适合一种不同状况。另外，一个有效记忆安排计划被建议减少 LDPC 解码器的大记忆块要求。作为一个例子，为 0.4 率 LDPC，代码从中国数字电视选择了陆上的广播(DTTB ) ，我们译码与常规译码，和解码器相比节省超过 80% 记忆块完成 0.97 色彩。最后， 0.4 率 LDPC 解码器在 FPGA 设备 EP2S30 (速度等级 5 ) 上被实现。用处理单位的 8 排，解码器能在 20 次重复完成 28.5 Mbps 的最大的网产量。

引用本文（GB/T 7714）