板级SRAM的内建自测试（BIST）设计
摘要
板级SRAM的内建自测试的设计,是为了确保板级SRAM的可靠性.考虑到板级SRAM各种故障模型,选择使用March C-SOF算法,其对呆滞故障、跳变故障、开路故障、地址译码器故障和字节间组合故障有100%的故障覆盖率,优化面向字节的March C-SOF算法和扩展延时元素后,算法可对SRAM进行字节内组合故障和数据维持力故障测试.同时在只增加少量成本的情况下,使用FPGA构成存储器的BIST控制器,可以满足SRAM的可测性的要求.
引用本文（GB/T 7714）
Zhang Zu Yong, 谈恩民. 板级SRAM的内建自测试（BIST）设计[J]. Acta Scientiarum Naturalium Universitatis Sunyatseni, 2004.
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