一种规整高效的缩1码模2^n＋1乘法器的VLSI设计
摘要
针对目前缩1码模2n＋1乘法器的优缺点,设计出一个有效的缩1码模2n＋1乘法器。该模乘法器是由改进的基-4 Booth编码模块、规整的缩1码进位保留加法器树以及缩1码模加法器构成,部分积的个数减少到n/2＋2个,具有统一的编码电路,简单的校正项生成电路,较快的计算速度,尤其是能够处理操作数和结果为0的情况,实现了操作数的全输入。比较结果表明,该模乘法器在同类型模乘法器中以最少的面积获得了更快的速度。
引用本文（GB/T 7714）
王文瑞. 一种规整高效的缩1码模2^n＋1乘法器的VLSI设计[J]. 通信技术, 2010.
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