HDTV SoC平台中的MPEG-2变长码解码芯片设计
摘要
提出了一种适用于高清晰度数字电视片上系统的MPEG-2变长码解码结构,采用MIPS 4KcTM嵌入式CPU,在AM-BA总线的基础上设计了系统总线和系统的工作流程.根据MPEG-2视频码流的层次特点,模块间采用数据驱动结构,使用两级桶形移位寄存器实现并行解码结构,可缩短关键路径并简化控制逻辑.用硬件描述语言进行描述并通过逻辑功能仿真,用0.18μm CMOS工艺综合了变长码解码的RTL代码,时钟频率达到150 MHz,并在XC6000型FPGA上通过验证.
引用本文（GB/T 7714）
黄琼珍, 郑世宝, 王峰. HDTV SoC平台中的MPEG-2变长码解码芯片设计[J]. 电视技术, 2005.
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